硅时代即将终结！伯克利用碳纳米管和二硫化钼制备出1nm晶体管

晶体管的尺寸是计算机技术的重要部分。晶体管尺寸越小，芯片所能容纳的数量就越多，处理器就会更快更有效。所以，长期以来计算机行业遵循着摩尔定律——集成电路中上的晶体管数量每两年翻一倍。目前使用的是14nm尺寸的技术，10nm技术将会在2017年或者2018年采用。

但摩尔定律已经接近极限，即将失灵。7nm尺寸是硅生产的极限。当超过这个极限，硅晶体管在物理上太过靠近而使电子行为将会出现量子隧道效应。

因此，Intel等公司曾宣布将研究其他材料制备7nm晶体管。但这次伯克利实验室拔得头筹。Ali Javey团队用碳纳米管和二硫化钼制造了1nm的晶体管。二硫化钼功能与半导体类似，而碳纳米管管道功能类似于控制电子流动的栅极。

据研究团队介绍，这个研究还处于一个很早期的阶段。伯克利实验室团队还没有一个可行性方案大批量制造。除了理论可行之外，结果也很重要——新材料是否还有发展空间制造更小尺寸的晶体管，并能够满足未来计算机的功率和效率。

研究图文简介

图1 直接源-漏隧穿漏电流：（A）标准化直接源-漏隧穿漏电流（Ids-leak），由在关态时，以Si和MoS2沟道厚度Tch为自变量的函数，通过WKB（Wentzel-Kramers-Brillouin）近似得到，从半导体（ITRS）2026技术节点的国际技术路线图可知，Vds=Vdd=0.43V；（B）图A中，相同关态条件下，对于不同厚度的Si和MoS2，Ids-leak是栅长Lg的函数，图中的点线代表来自ITRS 的2026技术节点中的低操作能源限制。

图2 1D2D-FET器件结构和表征：（A）具有MoS2沟道和SWCNT栅极的1D2D-FET示意图；（B）代表性器件的光学显微成像，包括MoS2薄片、栅极（G）、源极（S）和漏极（D）部分；（C）器件的伪颜色SEM成像，展示了SWCNT（蓝色）、ZrO2栅介质层（绿色）、MoS2沟道（橘黄色）和Ni源漏电极（黄色）；（D）代表性样品的横截面TEM图像，展示了SWCT栅极、ZrO2栅介质层和双层MoS2沟道；（E）EELS map 展现了器件区域中碳、Zr和S元素的空间分布，证实了SWCNT、MoS2薄片和ZrO2介质层的位置。

图3 1D2D-FET的电学表征和TCAD模拟：（A）双层MoS2沟道SWCNT栅极FET在Vbs=5V和Vds=50mV和1V时的转移特征曲线，正Vbs电压静电掺杂了外延区域n+；（B）器件在Vbs=5V和变化Vgs情况下的输出特征曲线；（C）器件在Vds=1V和变化Vbs情况下的转移特征曲线，表明了背栅偏压作用在外延区域对阻抗、亚阈值摆幅值SS、开电流和器件特征的影响；（D, F）利用TCAD对双层MoS2器件进行模拟了在关态（D）和开态（O）情况下器件的电场等高线图；（E, G）利用TCAD模拟器件在关态（E）和开态（O）的电子密度分布，由于来自SWCNT栅极的边缘电场作用，耗尽区被用来定义LEFF，开态的LEFF-d-Lg和关态的LEFF>Lg。

图4 MoS2的厚度依赖性：（A）MoS2沟道厚度对1D2D-FET性能的依赖性，随着MoS2沟道厚度的增加，亚阈值摆幅值SS增加；（B）从实验数据和TCAD模拟中提取出的亚阈值摆幅值SS，表明SS会随着沟道厚度Tch的增加而增加。

【结论】

二维过渡金属硫化物（TMDs）在原子水平操控上达到了厚度的极限尺寸，1D2D-FET结构能够通过使用SWCNT的自然维度研究其物理性质和静电学特性，避免了对任何刻蚀或者图案化处理的需要。然而，对TMDs器件在如此小的尺寸下进行大规模加工和生产对于未来的创新仍然是非常巨大的挑战，高质量薄膜的晶圆尺寸生长对于TMDs在集成电路的超大规模集成是另外一个巨大的挑战。总之，这项工作为晶体管栅极长度的极限尺寸提供了新的视角，打破了传统硅技术的5纳米限制。

文献链接：MoS₂transistors with 1-nanometer gate lengths（Science，2016，DOI: 10.1126/science.aah4698）

本文由材料人编辑部灵寸和龙骑士供稿，欧洲足球赛事 编辑整理。

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